CPLD/FPGA设计初级培训班

[中嵌教育]

课程目标:
本期CPLD/FPGA设计初级级培训班，将向学员提供系统级CPLD/FPGA设计的理论与实践相结合的培训。培训内容包括CPLD/FPGA设计环境与仿真环境；VHDL设计语言
入学要求: 工科类大专以上学历;喜欢并有志投身于IT事业;有一定计算机基础知识
1 数字电路及硬件基础知识 （2-3）

门，时序图电路原理图/PCB 板

2 FPGA/CPLD 基础知识 （2）
FPGA/CPLD的基本结构 FPGA/CPLD/ASIC的区别 主流FPGA厂商及EDA工具
行业发展现状和前景

3 如何设计和使用FPGA （3-4） FPGA/CPLD的设计流程 器件选型

设计语言的特点 开发板介绍及试验

4 Verilog HDL语言 （8）

数据类型/运算符 系统任务和函数 行为描述结构/语句块 赋值/时间

if/case/for/forever/repeat/while语句 ask/function

模块定义、调用 参数设计 状态机设计 以上中间穿插试验

5 简单测试向量的编写 （2）

Feature list 如何编写测试向量 试验

6 Modelsim使用介绍 （4）

Modelsim的命令 Modelsim的各窗口介绍

如何使用Modelsim进行问题定位及时序分析 功能仿真与时序仿真 试验

7 QuartusII使用介绍 （6）

（QuartusII的）设计流程 设计输入 综合/仿真 布局布线

资源和时序分析 下载 试验

8 SOPC系统开发介绍

9 Synplify Pro介绍 （3）

工具介绍及综合 使用Synplify Pro 及QuartusII完成FPGA设计 试验

10 程序实例讲解及试验 （8）

将以上所学知识综合利用 UART/运动计时表/I2C等

11 设计应遵循的一般规则及经验总结 （8）

可靠的设计（多驱动/三态/同步/latch/x/毛刺等） Coding Style

12 在线逻辑分析器（SignalTap）的使用 （3）

13 使用LogicLock （6）

介绍

LogicLock区域及约束注意事项 反标 例子及试验

14 FPGA器件的高级特性 （6）

时钟管理 RAM/DSP 接口（DDR等） 试验

15 设计优化 （6）

面积优化 时序优化

16 时序约束及分析 （6）

建立时间、保持时间、输出延时 Skew

全局约束及个别约束 多周期约束

17 Altera其他工具使用 （12）

HardCopy介绍 DSP Builder使用 NiosII处理器的设计 试验

18 总结 （4）
开课时间: 3月31日
学　　时: 120学时 本期学员享受8.5折优惠
地　　点：成都市科华北路４７号川大科技大厦６０６室
电　　话：68626080 68626081 68626056 68698186
联　系　人：陶老师　叶老师　夏老师
网　　址：　www.chinaeda.cn　

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